Wikipedia

Ero sivun ”DRAM” versioiden välillä

Selaa historiaa interaktiivisesti
[katsottu versio][katsottu versio]
← Vanhempi muutosUudempi muutos →
Poistettu sisältö Lisätty sisältö
VisuaalinenWikiteksti
Kielellistä hiontaa.
Ipr1 (keskustelu | muokkaukset)
seulojat
202 740 muokkausta
Rivi 53:
SDRAM-muistien hakuaika ilmoitetaan kellojaksolukemina, eli paljonko aikaa kuluu signaalin jälkeen ennen kuin piiri antaa dataa, tai piirille voidaan antaa seuraava ohjaussignaali.
 
CL[[CAS-latenssi]] (CL, ''CAS latency'') on kellojaksomäärä jonka kuluttua sarakeosoitteen antamisesta piiri alkaa antaa dataa ulos. Se on tyypillisesti 2 tai 3 kellojaksoa. RAS-To-CAS latency ilmoittaa kellojaksoissa kuinka pian riviosoitteen antamisesta voidaan piirille antaa sarakeosoite. Tyypillisesti tämä latenssi on 2 tai 3 kellojaksoa.
 
Jos dataa luetaan täysin uudesta osoitteesta, pitää siis odottaa molempien viiveiden summan verran, mutta jos dataa luetaan samalta riviltä, kuin mistä viimeksi luettiin, riittää pelkkä CAS-viive.
Noudettu kohteesta ”https://fi.wikipedia.org/wiki/DRAM”